Formal sequential equivalence checking of digital systems by symbolic simulation
| العنوان: | Formal sequential equivalence checking of digital systems by symbolic simulation |
|---|---|
| المؤلفون: | Ritter, Gerd. |
| بيانات النشر: | [S.l. : s.n.], 2001. |
| سنة النشر: | 2001 |
| المجموعة: | OCLC |
| مصطلحات موضوعية: | Hardwareverifikation |
| الوصف: | Darmstadt, Techn. University, Diss., 2001. |
| Original Identifier: | oai:xtcat.oclc.org:OCLCNo/76373693 |
| اللغة: | English |
| الإتاحة: | http://elib.tu-darmstadt.de/diss/000113/thesis.pdfTest http://deposit.ddb.de/cgi-bin/dokserv?idn=963624571Test |
| رقم الانضمام: | edsndl.OCLC.oai.xtcat.oclc.org.OCLCNo.76373693 |
| قاعدة البيانات: | Networked Digital Library of Theses & Dissertations |
| الوصف غير متاح. |