المؤلفون: Haghi, Abbas, Álvarez Martí, Lluc, Fornt Mas, Jordi, Haro Ruiz, Juan Miguel de, Figueras Bagué, Roger, Doblas Font, Max, Marco Sola, Santiago, Moretó Planas, Miquel

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Universitat Politècnica de Catalunya. Doctorat en Enginyeria Electrònica, Universitat Politècnica de Catalunya. Departament de Ciències de la Computació, Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Universitat Politècnica de Catalunya. ALBCOM - Algorísmia, Bioinformàtica, Complexitat i Mètodes Formals

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Genomics, Microprocessors -- Design and construction, WFA, Sequence alignment, Co-design, ASIC, RISC-V, Genòmica, Microprocessadors -- Disseny i construcció

وصف الملف: 10 p.; application/pdf

العلاقة: https://dl.acm.org/10.1145/3605573.3605651Test; Haghi, A. [et al.]. WFAsic: A high-performance ASIC accelerator for DNA sequence alignment on a RISC-V SoC. A: International Conference on Parallel Processing. "The 52nd International Conference on Parallel Processing (ICPP'23): August 7th-10th, 2023, Salt Lake City, USA: main conference proceedings". New York: Association for Computing Machinery (ACM), 2023, p. 392-401. ISBN 979-8-4007-0843-5. DOI 10.1145/3605573.3605651.; 979-8-4007-0843-5; http://hdl.handle.net/2117/402007Test

الإتاحة: https://doi.org/10.1145/3605573.3605651Test
http://hdl.handle.net/2117/402007Test

المؤلفون: Rodríguez Ferrández, Iván, Kosmidis, Leonidas, Tali, Maris, Steenari, David

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Barcelona Supercomputing Center

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Microprocessors -- Design and construction, Microprocessors -- Verification, Industries, Program processors, Costs, Government, Space shuttles, Reliability engineering, Market research, Microprocessadors -- Disseny i construcció, Microprocessadors -- Verificació

وصف الملف: application/pdf

العلاقة: https://ieeexplore.ieee.org/document/10224899Test; info:eu-repo/grantAgreement/EC/HE/101082622/EU/MODULAR MODEL-BASED DESIGN AND TESTING FOR APPLICATIONS IN SATELLITES/METASAT; info:eu-repo/grantAgreement/AEI/Plan Estatal de Investigación Científica y Técnica y de Innovación 2017-2020/PID2019-107255GB-C21/ES/BSC - COMPUTACION DE ALTAS PRESTACIONES VIII/; Rodriguez, I. [et al.]. Space Shuttle: A test vehicle for the reliability of the SkyWater 130nm PDK for future space processors. A: IEEE International Symposium on On-Line Testing and Robust System Design. "2023 IEEE 29th International Symposium on On-Line Testing and Robust System Design (IOLTS): July 3rd-5th, 2023, Platanias, Chania (Crete), Greece: proceedings". Institute of Electrical and Electronics Engineers (IEEE), 2023, ISBN 979-8-3503-4135-5. DOI 10.1109/IOLTS59296.2023.10224899.; 979-8-3503-4135-5; http://hdl.handle.net/2117/393202Test

الإتاحة: https://doi.org/10.1109/IOLTS59296.2023.10224899Test
http://hdl.handle.net/2117/393202Test

المؤلفون: Soria Pardos, Víctor, Doblas Font, Max, López Paradís, Guillem, Candón Arenas, Gerard, Rodas Quiroga, Narcís, Carril Gil, Xavier, Fontova Muste, Pau, Leyva Santes, Neiel Israel, Marco-Sola, Santiago, Moretó Planas, Miquel

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Barcelona Supercomputing Center

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors::Arquitectures paral·leles, High performance computing, Microprocessors -- Design and construction, Parallel processing (Electronic computers), RISC-V, Computer architecture, Vector instructions, Domain-specific accelerators, Càlcul intensiu (Informàtica), Microprocessadors -- Disseny i construcció, Processament en paral·lel (Ordinadors)

وصف الملف: 8 p.; application/pdf

العلاقة: https://ieeexplore.ieee.org/document/9996608Test; Soria, V. [et al.]. Sargantana: A 1 GHz+ in-order RISC-V processor with SIMD vector extensions in 22nm FD-SOI. A: Euromicro Conference on Digital System Design. "2022 25th Euromicro Conference on Digital System Design, DSD 2022: 31 August-2 September 2022, Maspalomas, Spain: proceedings". Institute of Electrical and Electronics Engineers (IEEE), 2022, p. 254-261. ISBN 978-1-6654-7404-7. DOI 10.1109/DSD57027.2022.00042.; http://hdl.handle.net/2117/384912Test

الإتاحة: https://doi.org/10.1109/DSD57027.2022.00042Test
http://hdl.handle.net/2117/384912Test

المؤلفون: Doblas Font, Max, Wright, Andrew, Sonmez, Nehir, Moretó Planas, Miquel, Arvind

المساهمون: Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Barcelona Supercomputing Center, Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Microprocessors -- Design and construction, Microprocessadors -- Disseny i construcció

وصف الملف: 4 p.; application/pdf

العلاقة: Doblas, M. [et al.]. Microarchitectural design-space exploration of an in-order RISC-V processor in a 22nm CMOS technology. A: International Summer School on Advanced Computer Architecture and Compilation for High-Performance and Embedded Systems. "ACACES 2021 poster abstracts: September 15, 2021, Fiuggi, Italy". European Network of Excellence on High Performance and Embedded Architecture and Compilation (HiPEAC), 2021, p. 93-96. ISBN 978-88-905806-8-0.; http://hdl.handle.net/2117/356636Test

الإتاحة: http://hdl.handle.net/2117/356636Test

المؤلفون: Zaourar, Lilia, Benazouz, Mohamed, Mouhagir, Ayoub, Jebali, Fatma, Sassolas, Tanguy, Weill, Jean Christophe, Radulović, Milan, Martínez Palau, Francesc, Armejach Sanosa, Adrià, Casas, Marc

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Barcelona Supercomputing Center, Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, High performance computing, Microprocessors -- Design and construction, Co-design, Simulation, Emulation, Benchmarking, HPC, Càlcul intensiu (Informàtica), Microprocessadors -- Disseny i construcció

وصف الملف: 12 p.; application/pdf

العلاقة: https://ieeexplore.ieee.org/document/9652667Test; info:eu-repo/grantAgreement/EC/H2020/826647/EU/SGA1 (Specific Grant Agreement 1) OF THE EUROPEAN PROCESSOR INITIATIVE (EPI)/EPI SGA1; Zaourar, L. [et al.]. Multilevel simulation-based co-design of next generation HPC microprocessors. A: International Workshop on Performance Modeling, Benchmarking and Simulation of High Performance Computer Systems. "Proceedings of PMBS 2021: Performance Modeling, Benchmarking and Simulation of High Performance Computer Systems: held in conjunction with SC21: The International Conference for High Performance Computing, Networking, Storage and Analysis: St. Louis, Missouri, USA, November 14-19, 2021". Institute of Electrical and Electronics Engineers (IEEE), 2021, p. 18-29. ISBN 978-1-6654-1118-9. DOI 10.1109/PMBS54543.2021.00008.; http://hdl.handle.net/2117/364938Test

الإتاحة: https://doi.org/10.1109/PMBS54543.2021.00008Test
http://hdl.handle.net/2117/364938Test

المؤلفون: Corbalán González, Julita, Vidal Teruel, Oriol, Alonso Jane, Lluís, Aneas Gómez, Jordi

المساهمون: Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Barcelona Supercomputing Center, Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Impacte ambiental, Àrees temàtiques de la UPC::Informàtica::Hardware, Microprocessors -- Energy consumption, Microprocessors -- Design and construction, Energy management, Data centers, Energy optimisation, Energy models, DVFS, Uncore frequency, Intel, Microprocessadors -- Disseny i construcció, Microprocessadors -- Consum d'energia

وصف الملف: 10 p.; application/pdf

العلاقة: https://ieeexplore.ieee.org/document/9555970Test; Corbalan, J. [et al.]. Explicit uncore frequency scaling for energy optimisation policies with EAR in Intel architectures. A: IEEE International Conference on Cluster Computing. "2021 IEEE International Conference on Cluster Computing, Cluster 2021: Portland, OR, USA, 7-10 September 2021: proceedings". Institute of Electrical and Electronics Engineers (IEEE), 2021, p. 572-581. ISBN 978-1-7281-9666-4. DOI 10.1109/Cluster48925.2021.00089.; http://hdl.handle.net/2117/365005Test

الإتاحة: https://doi.org/10.1109/Cluster48925.2021.00089Test
http://hdl.handle.net/2117/365005Test

المؤلفون: Abella Ferrer, Jaume, Bulla, Calvin, Cabo Pitarch, Guillem, Cazorla Almeida, Francisco Javier, Cristal Kestelman, Adrián, Doblas Font, Max, Figueras Bagué, Roger, González Trejo, Alberto, Hernández Luz, Carles, Hernández Calderón, César Alejandro, Jiménez Arador, Víctor, Kosmidis, Leonidas, Kostalampros, Ioannis-Vatistas, Langarita Benítez, Rubén, Leyva Santes, Neiel, López Paradís, Guillem, Marimon Illana, Joan, Martínez Martínez, Ricardo, Mendoza Escobar, Jonnatan, Moll Echeto, Francisco de Borja, Moretó Planas, Miquel, Pavón Rivera, Julián, Ramírez Lazo, Cristóbal, Ramírez Salinas, Marco Antonio, Rojas Morales, Carlos, Rubio Sola, Jose Antonio, Ruiz, Abraham Josafat, Sonmez, Nehir, Soria Pardos, Víctor, Teres Teres, Lluis, Unsal, Osman Sabri, Valero Cortés, Mateo, Vargas Valdivieso, Iván, Villa Vargas, Luis Alfonso

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica, Barcelona Supercomputing Center, Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions, Universitat Politècnica de Catalunya. HIPICS - Grup de Circuits i Sistemes Integrats d'Altes Prestacions

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Microprocessors -- Design and construction, Field programmable gate arrays, Integrated circuits, RISC-V, Open-source, Processors, Microprocessadors -- Disseny i construcció, Matrius de portes programables per l'usuari, Circuits integrats

وصف الملف: 6 p.; application/pdf

العلاقة: https://ieeexplore.ieee.org/document/9268664Test; info:eu-repo/grantAgreement/GENCAT/RIS3CAT/IU16-011643 VIRTUOS P4; Abella, J. [et al.]. An academic RISC-V silicon implementation based on open-source components. A: Conference on Design of Circuits and Integrated Systems. "2020 XXXV Conference on Design of Circuits and Integrated Systems (DCIS)". Institute of Electrical and Electronics Engineers (IEEE), 2020, p. 1-6. ISBN 978-1-7281-9132-4. DOI 10.1109/DCIS51330.2020.9268664.; http://hdl.handle.net/2117/334498Test

الإتاحة: https://doi.org/10.1109/DCIS51330.2020.9268664Test
http://hdl.handle.net/2117/334498Test

المؤلفون: López Paradís, Guillem, Venu, Balaji, Armejach Sanosa, Adrià, Moretó Planas, Miquel

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Barcelona Supercomputing Center

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Microprocessors -- Design and construction, Memory management (Computer science), Hardware accelerators, MPSoC, Memory coherence, Memory hierarchy, FPGA, HLS, Microprocessadors -- Disseny i construcció, Gestió de memòria (Informàtica)

وصف الملف: 16 p.; application/pdf

العلاقة: https://link.springer.com/chapter/10.1007/978-3-031-46077-7_7Test; info:eu-repo/grantAgreement/AEI/Plan Estatal de Investigación Científica y Técnica y de Innovación 2017-2020/PID2019-107255GB-C21/ES/BSC - COMPUTACION DE ALTAS PRESTACIONES VIII/; López, G. [et al.]. Characterization of a coherent hardware accelerator framework for SoCs. A: International Conference on Embedded Computer Systems: Architectures, Modeling and Simulation. "Embedded Computer Systems: Architectures, Modeling, and Simulation: 23rd International Conference, SAMOS 2023: Samos, Greece, July 2-6, 2023: proceedings". Berlín: Springer, 2023, p. 91-106. ISBN 978-3-031-46077-7. DOI 10.1007/978-3-031-46077-7_7.; http://hdl.handle.net/2117/396930Test

الإتاحة: https://doi.org/10.1007/978-3-031-46077-7_7Test
http://hdl.handle.net/2117/396930Test

المؤلفون: Guillem Cabo, Gerard Candon, Xavier Carril, Max Doblas, Marc Dominguez, Alberto Gonzalez, Cesar Hernandez, Victor Jimenez, Vatistas Kostalampros, Ruben Langarita, Neiel Leyva, Guillem Lopez-Paradis, Jonnatan Mendoza, Francesco Minervini, Julian Pavon, Cristobal Ramirez, Narcis Rodas, Enrico Reggiani, Mario Rodriguez, Carlos Rojas, Abraham Ruiz, Victor Soria, Alejandro Suanes, Ivan Vargas, Roger Figueras, Pau Fontova, Joan Marimon, Victor Montabes, Adrian Cristal, Carles Hernandez, Ricardo Martinez, Miquel Moreto, Francesc Moll, Oscar Palomar, Marco A. Ramirez, Antonio Rubio, Jordi Sacristan, Francesc Serra-Graells, Nehir Sonmez, Lluis Teres, Osman Unsal, Mateo Valero, Luis Villa

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica, Barcelona Supercomputing Center, Universitat Politècnica de Catalunya. EFRICS - Efficient and Robust Integrated Circuits and Systems

المصدر: 2022 37th Conference on Design of Circuits and Integrated Circuits (DCIS).

مصطلحات موضوعية: Microprocessor chips, Logic design, Reduced instruction set computing, RISC-V, Vector processor, Phase locked loops, Vector processor systems, Microprocessadors -- Disseny i construcció, Analogue-digital conversion, CMOS integrated circuits, Informàtica::Arquitectura de computadors [Àrees temàtiques de la UPC], Microprocessors -- Design and construction

وصف الملف: application/pdf

الوصول الحر: https://explore.openaire.eu/search/publication?articleId=doi_dedup___::cb054b1271612342413b6406039483c8Test
https://doi.org/10.1109/dcis55711.2022.9970128Test

المؤلفون: Kaliorakis, Manolis, Gizopoulos, Dimitris, Canal Corretger, Ramon, González Colás, Antonio María

المساهمون: Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Universitat Politècnica de Catalunya. ARCO - Microarquitectura i Compiladors

مصطلحات موضوعية: Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica, Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Microprocessors -- Design and construction, Logic design, Integrated circuits -- Reliability, Microarchitecture level reliability estimation, Architectural vulnerability factor, Fault injection, Transient faults, Microprocessadors -- Disseny i construcció, Estructura lògica, Circuits integrats -- Fiabilitat

وصف الملف: 14 p.

العلاقة: https://dl.acm.org/citation.cfm?id=3080225Test; Kaliorakis, M., Gizopoulos, D., Canal, R., González, A. MeRLiN: Exploiting dynamic instruction behavior for fast and accurate microarchitecture level reliability assessment. A: International Symposium on Computer Architecture. "ISCA '17: Proceedings of the 44th Annual International Symposium on Computer Architecture". Toronto, ON: Association for Computing Machinery (ACM), 2017, p. 241-254.; http://hdl.handle.net/2117/113966Test

الإتاحة: https://doi.org/10.1145/3140659.3080225Test
http://hdl.handle.net/2117/113966Test