المؤلفون: Limas Santana, Alexandre de, Armejach Sanosa, Adrià, Casas, Marc

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Barcelona Supercomputing Center

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Cache memory, Memory management (Computer science), High-performance convolutions, Software optimization, SIMD architectures, Vector architectures, Memòria cau, Gestió de memòria (Informàtica)

وصف الملف: 12 p.; application/pdf

العلاقة: info:eu-repo/grantAgreement/AEI/Plan Estatal de Investigación Científica y Técnica y de Innovación 2017-2020/PID2019-107255GB-C21/ES/BSC - COMPUTACION DE ALTAS PRESTACIONES VIII/; info:eu-repo/grantAgreement/EC/H2020/101034126/EU/Pilot using Independent Local & Open Technologies/The European PILOT; Limas, A.; Armejach, A.; Casas, M. Efficient direct convolution using long SIMD instructions. A: ACM SIGPLAN Symposium on Principles and Practice of Parallel Programming. "Proceedings of the 28th ACM SIGPLAN Annual Symposium on Principles and Practice of Parallel Programming, PPoPP 2023: Montreal, QC, Canada, 25 February 2023-1 March 2023". New York: Association for Computing Machinery (ACM), 2023, p. 342-353. ISBN 979-84-00-70015-6. DOI 10.1145/3572848.3577435.; 979-84-00-70015-6; http://hdl.handle.net/2117/387544Test

الإتاحة: https://doi.org/10.1145/3572848.3577435Test
http://hdl.handle.net/2117/387544Test

المؤلفون: Pujol Torramorell, Roger, Hassan, Mohamed, Tabani, Hamid, Abella Ferrer, Jaume, Cazorla Almeida, Francisco Javier

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Barcelona Supercomputing Center

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Embedded computer systems, Real-time data processing, Cache memory, Cache coherence, Multicore real-time systems, Contention, Ordinadors immersos, Sistemes d', Temps real (Informàtica), Memòria cau

وصف الملف: 10 p.; application/pdf

العلاقة: info:eu-repo/grantAgreement/EC/H2020/772773/EU/Sustainable Performance for High-Performance Embedded Computing Systems/SuPerCom; info:eu-repo/grantAgreement/AEI/Plan Estatal de Investigación Científica y Técnica y de Innovación 2017-2020/PID2019-107255GB-C21/ES/BSC - COMPUTACION DE ALTAS PRESTACIONES VIII/; Pujol, R. [et al.]. Tracking coherence-related contention delays in real-time multicore systems. A: ACM Symposium on Applied Computing. "SAC '23: proceedings of the 38th ACM/SIGAPP Symposium on Applied Computing". New York: Association for Computing Machinery (ACM), 2023, p. 461-470. ISBN 978-1-4503-9517-5. DOI 10.1145/3555776.3577631.; http://hdl.handle.net/2117/389618Test

الإتاحة: https://doi.org/10.1145/3555776.3577631Test
http://hdl.handle.net/2117/389618Test

المؤلفون: Abaie Shoushtary, Mojtaba, Arnau Montañés, José María, Tubella Murgadas, Jordi, González Colás, Antonio María

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Universitat Politècnica de Catalunya. ARCO - Microarquitectura i Compiladors

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Cache memory, Compilers (Computer programs), Graphics processing units, Energy consumption, GPU, Cache, Register file, Compiler guided, Memòria cau, Compiladors (Programes d'ordinador), Unitats de processament gràfic, Energia -- Consum

وصف الملف: 7 p.; application/pdf

العلاقة: info:eu-repo/grantAgreement/EC/H2020/833057/EU/CoCoUnit: An Energy-Efficient Processing Unit for Cognitive Computing/CoCoUnit; info:eu-repo/grantAgreement/AEI/Plan Estatal de Investigación Científica y Técnica y de Innovación 2017-2020/PID2020-113172RB-I00/ES/ARQUITECTURAS DE DOMINIO ESPECIFICO PARA SISTEMAS DE COMPUTACION ENERGETICAMENTE EFICIENTES/; Abaie, M. [et al.]. Lightweight register file caching in collector units for GPUs. A: Workshop on General Purpose Processing Using GPU. "The 15th Workshop on General Purpose Processing Using GPU (GPGPU 2023): February 25, 2023, Montreal, Canada". New York: Association for Computing Machinery (ACM), 2023, p. 27-33. ISBN 979-8-4007-0776-6. DOI 10.1145/3589236.3589245.; 979-8-4007-0776-6; http://hdl.handle.net/2117/390429Test

الإتاحة: https://doi.org/10.1145/3589236.3589245Test
http://hdl.handle.net/2117/390429Test

المؤلفون: Escuín Blasco, Carlos, Ibáñez Marín, Pablo, Navarro, Denis, Monreal Arnal, Teresa, Llaberia Griñó, José M., Viñals Yúfera, Victor

المساهمون: Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Data compression (Computer science), Cache memory, Dades -- Compressió (Informàtica), Memòria cau

وصف الملف: 36 p.; application/pdf

العلاقة: https://journals.plos.org/plosone/article?id=10.1371/journal.pone.0278346Test; info:eu-repo/grantAgreement/AEI/Plan Estatal de Investigación Científica y Técnica y de Innovación 2017-2020/PID2019-105660RB-C21/ES/JERARQUIA DE MEMORIA, GESTION DE TAREAS Y OPTIMIZACION DE APLICACIONES/; info:eu-repo/grantAgreement/AEI/Plan Estatal de Investigación Científica y Técnica y de Innovación 2017-2020/PID2019-107255GB-C22/ES/UPC-COMPUTACION DE ALTAS PRESTACIONES VIII/; Escuín, C. [et al.]. L2C2: Last-level compressed-contents non-volatile cache and a procedure to forecast performance and lifetime. "PloS one", 7 Febrer 2023, vol. 18, núm. 2, article e0278346, p. 1-36.; http://hdl.handle.net/2117/386455Test

الإتاحة: https://doi.org/10.1371/journal.pone.0278346Test
http://hdl.handle.net/2117/386455Test

المؤلفون: Vavouliotis, Georgios, Chacon, Gino, Álvarez Martí, Lluc, Gratz, Paul V., Jiménez, Daniel A., Casas, Marc

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Barcelona Supercomputing Center

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Cache memory, Memory management (Computer science), Microprocessors, Cache hierarchy, Prefetching, Spatial correlation, Microarchitecture, Hardware, Virtual memory, Address translation, Large pages, Memory wall, Memòria cau, Gestió de memòria (Informàtica), Microprocessadors

وصف الملف: 19 p.; application/pdf

العلاقة: https://ieeexplore.ieee.org/document/9923823Test; info:eu-repo/grantAgreement/AEI/Plan Estatal de Investigación Científica y Técnica y de Innovación 2017-2020/PID2019-107255GB-C21/ES/BSC - COMPUTACION DE ALTAS PRESTACIONES VIII/; info:eu-repo/grantAgreement/AEI/Plan Estatal de Investigación Científica y Técnica y de Innovación 2017-2020/PID2019-107255GB-C22/ES/UPC-COMPUTACION DE ALTAS PRESTACIONES VIII/; info:eu-repo/grantAgreement/EC/H2020/955606/EU/DEEP – SOFTWARE FOR EXASCALE ARCHITECTURES/DEEP-SEA; Vavouliotis, G. [et al.]. Page size aware cache prefetching. A: Annual IEEE/ACM International Symposium on Microarchitecture. "2022 55th Annual IEEE/ACM International Symposium on Microarchitecture: 1-5 October 2022, Chicago, Illinois: proceedings". Institute of Electrical and Electronics Engineers (IEEE), 2022, p. 956-974. ISBN 978-1-6654-6272-3. DOI 10.1109/MICRO56248.2022.00070.; http://hdl.handle.net/2117/379247Test

الإتاحة: https://doi.org/10.1109/MICRO56248.2022.00070Test
http://hdl.handle.net/2117/379247Test

المؤلفون: Barrera Herrera, Javier Enrique, Kosmidis, Leonidas, Tabani, Hamid, Abella Ferrer, Jaume, Cazorla Almeida, Francisco Javier

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Barcelona Supercomputing Center

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Graphics processing units, Quality of service (Computer networks), Cache memory, QoS, GPU, Cache, LLC, Contention, Tracking, Unitats de processament gràfic, Memòria cau

وصف الملف: 4 p.; application/pdf

العلاقة: https://ieeexplore.ieee.org/document/9978307Test; info:eu-repo/grantAgreement/EC/H2020/772773/EU/Sustainable Performance for High-Performance Embedded Computing Systems/SuPerCom; info:eu-repo/grantAgreement/AEI/Plan Estatal de Investigación Científica y Técnica y de Innovación 2017-2020/PID2019-107255GB-C21/ES/BSC - COMPUTACION DE ALTAS PRESTACIONES VIII/; Barrera, J. [et al.]. Contention tracking in GPU last-level cache. A: IEEE International Conference on Computer Design. "2022 IEEE 40th International Conference on Computer Design, ICCD 2022: Lake Tahoe, USA, 23-26 October 2022: proceedings". Institute of Electrical and Electronics Engineers (IEEE), 2022, p. 76-79. ISBN 978-1-6654-6186-3. DOI 10.1109/ICCD56317.2022.00021.; http://hdl.handle.net/2117/379225Test

الإتاحة: https://doi.org/10.1109/ICCD56317.2022.00021Test
http://hdl.handle.net/2117/379225Test

المؤلفون: Joseph, Diya, Aragón Alcaraz, Juan Luis, Parcerisa Bundó, Joan Manuel, González Colás, Antonio María

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Universitat Politècnica de Catalunya. ARCO - Microarquitectura i Compiladors

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Graphics processing units, Cache memory, GPU, Caches, Graphics, Scheduling, Texture locality, Low-power, Unitats de processament gràfic, Memòria cau

وصف الملف: 15 p.; application/pdf

العلاقة: https://ieeexplore.ieee.org/document/9923874Test; info:eu-repo/grantAgreement/EC/H2020/833057/EU/CoCoUnit: An Energy-Efficient Processing Unit for Cognitive Computing/CoCoUnit; info:eu-repo/grantAgreement/AEI/Plan Estatal de Investigación Científica y Técnica y de Innovación 2017-2020/PID2020-113172RB-I00/ES/ARQUITECTURAS DE DOMINIO ESPECIFICO PARA SISTEMAS DE COMPUTACION ENERGETICAMENTE EFICIENTES/; Joseph, D. [et al.]. DTexL: Decoupled raster pipeline for texture locality. A: Annual IEEE/ACM International Symposium on Microarchitecture. "2022 55th Annual IEEE/ACM International Symposium on Microarchitecture: 1-5 October 2022, Chicago, Illinois: proceedings". Institute of Electrical and Electronics Engineers (IEEE), 2022, p. 213-227. ISBN 978-1-6654-6272-3. DOI 10.1109/MICRO56248.2022.00028.; http://hdl.handle.net/2117/376016Test

الإتاحة: https://doi.org/10.1109/MICRO56248.2022.00028Test
http://hdl.handle.net/2117/376016Test

المؤلفون: Joseph, Diya, Aragón, Juan Luis, Parcerisa Bundó, Joan Manuel, González Colás, Antonio María

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Arquitectura de Computadors, Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Universitat Politècnica de Catalunya. ARCO - Microarquitectura i Compiladors

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors, Computer architecture, Cache memory, Graphics processing units, GPU, Caches, Cache Replacement, OPT, Belady, Energy-efficient, Unitats de processament gràfic, Memòria cau, Microprocessadors

وصف الملف: 14 p.; application/pdf

العلاقة: info:eu-repo/grantAgreement/EC/H2020/833057/EU/CoCoUnit: An Energy-Efficient Processing Unit for Cognitive Computing/CoCoUnit; info:eu-repo/grantAgreement/AEI/Plan Estatal de Investigación Científica y Técnica y de Innovación 2017-2020/PID2020-113172RB-I00/ES/ARQUITECTURAS DE DOMINIO ESPECIFICO PARA SISTEMAS DE COMPUTACION ENERGETICAMENTE EFICIENTES/; Joseph, D. [et al.]. TCOR: a tile cache with optimal replacement. A: IEEE International Symposium on High-Performance Computer Architecture. "Proceedings of the 28th IEEE International Symposium on High-Performance Computer Architecture". Institute of Electrical and Electronics Engineers (IEEE), 2022, p. 1-14.; http://hdl.handle.net/2117/365470Test

الإتاحة: http://hdl.handle.net/2117/365470Test

المؤلفون: Ribes González, Jordi, Farràs Ventura, Oriol, Hernández Luz, Carles, Kostalabros, Vatistas, Moretó Planas, Miquel

المساهمون: Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors, Barcelona Supercomputing Center, Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions

مصطلحات موضوعية: Àrees temàtiques de la UPC::Informàtica::Seguretat informàtica, Cache memory -- Security measures, Cache side-channel attacks, Timing attacks, Randomization-based protected caches, Randomly-mapped caches, Pseudo-random functions, Security definition, Memòria cau -- Mesures de seguretat

وصف الملف: 25 p.; application/pdf

العلاقة: https://tches.iacr.org/index.php/TCHES/article/view/9693Test; Ribes, J. [et al.]. A security model for randomization-based protected caches. "IACR transactions on cryptographic hardware and embedded systems", 2022, núm. 3, p. 1-25.; http://hdl.handle.net/2117/372821Test

الإتاحة: https://doi.org/10.46586/tches.v2022.i3.1-25Test
http://hdl.handle.net/2117/372821Test

المؤلفون: Ayenew, Tadege Mihretu, Xenakis, Dionysis, Alonso Zárate, Luis Gonzaga, Passas, Nikos, Merakos, Lazaros

المساهمون: Universitat Politècnica de Catalunya. Doctorat en Teoria del Senyal i Comunicacions, Universitat Politècnica de Catalunya. Departament de Teoria del Senyal i Comunicacions, Universitat Politècnica de Catalunya. WiComTec - Grup de recerca en Tecnologies i Comunicacions Sense Fils

مصطلحات موضوعية: Àrees temàtiques de la UPC::Enginyeria de la telecomunicació::Telemàtica i xarxes d'ordinadors, Wireless communications systems, Dynamic programming, Cache memory, Caching, Separable assignment problem, MEC, Optimization, Cache hit ratio, Comunicació sense fil, Sistemes de, Programació dinàmica, Memòria cau

وصف الملف: 5 p.; application/pdf

العلاقة: https://ieeexplore.ieee.org/document/9832658Test; Ayenew, T. [et al.]. Demand-aware cooperative content caching in 5G/6G networks with MEC-enabled edges. "IEEE networking letters", Setembre 2022, vol. 4, núm. 3, p. 118-122.; http://hdl.handle.net/2117/374057Test

الإتاحة: https://doi.org/10.1109/LNET.2022.3192173Test
http://hdl.handle.net/2117/374057Test