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1مؤتمر
المساهمون: Equipe Hardware ARchitectures and CAD tools (Lab-STICC_ARCAD), Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT), Ecole Navale (EN), Chaire de Cyber Défense des Systèmes Navals Brest, Institut de Recherche de l'Ecole Navale (IRENAV), Université de Bordeaux (UB)-Institut Polytechnique de Bordeaux-Centre National de la Recherche Scientifique (CNRS)-Institut National de Recherche pour l’Agriculture, l’Alimentation et l’Environnement (INRAE)-Arts et Métiers Sciences et Technologies, HESAM Université - Communauté d'universités et d'établissements Hautes écoles Sorbonne Arts et métiers université (HESAM)-HESAM Université - Communauté d'universités et d'établissements Hautes écoles Sorbonne Arts et métiers université (HESAM)-Université de Bordeaux (UB)-Institut Polytechnique de Bordeaux-Centre National de la Recherche Scientifique (CNRS)-Institut National de Recherche pour l’Agriculture, l’Alimentation et l’Environnement (INRAE)-Arts et Métiers Sciences et Technologies, HESAM Université - Communauté d'universités et d'établissements Hautes écoles Sorbonne Arts et métiers université (HESAM)-HESAM Université - Communauté d'universités et d'établissements Hautes écoles Sorbonne Arts et métiers université (HESAM), École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne), Naval Group, Equipe PIM (Lab-STICC_PIM), Chaire de Cyberdéfense des Systèmes Navals
المصدر: RESSI 2024 : Rendez-vous de la Recherche et de l'Enseignement de la Sécurité des Systèmes d'Information ; https://hal.science/hal-04498047Test ; RESSI 2024 : Rendez-vous de la Recherche et de l'Enseignement de la Sécurité des Systèmes d'Information, May 2024, Eppe-Sauvage, France ; https://ressi2024.sciencesconf.orgTest/
مصطلحات موضوعية: [INFO.INFO-CR]Computer Science [cs]/Cryptography and Security [cs.CR], [INFO.INFO-AI]Computer Science [cs]/Artificial Intelligence [cs.AI], [INFO.INFO-AR]Computer Science [cs]/Hardware Architecture [cs.AR]
جغرافية الموضوع: Eppe-Sauvage, France
الوصف: National audience ; IDSs (Intrusion Detection Systems) include more and more AI (Artificial Intelligence) engines to detect several attack types. However, in order to be efficient in both learning and inference phases, such systems must include hardware coprocessors to improve AI-related computations. In this PhD thesis, we would like to explore the capabilities of RISC-V based processors in this context. RISC-V is an open-source ISA (Instruction Set Architecture) than can be easily extended. The main goal of this thesis is to propose RISC-V extensions for an IDS embedded into collaborative and heterogeneous unmanned vehicles (submarine, marine, or aerial): it must detect abnormal behaviors and must be efficient in terms of power consumption, area and runtime overheads. Furthermore, coprocessors developed in this thesis should not introduce security breaches into the system. Finally, a proof-of-concept should be developed to demonstrate the efficiency of algorithms and hardware implementations compared to software solutions.
العلاقة: hal-04498047; https://hal.science/hal-04498047Test; https://hal.science/hal-04498047v2/documentTest; https://hal.science/hal-04498047v2/file/bare_conf.pdfTest
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2دورية أكاديمية
المؤلفون: Milan, Raphaële, Bossuet, Lilian, Lagadec, Loïc, Lara-Nino, Carlos Andres, Colombier, Brice, Bollengier, Théotime
المساهمون: Laboratoire Hubert Curien (LabHC), Institut d'Optique Graduate School (IOGS)-Université Jean Monnet - Saint-Étienne (UJM)-Centre National de la Recherche Scientifique (CNRS), École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne), Equipe Hardware ARchitectures and CAD tools (Lab-STICC_ARCAD), Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT), Universitat Rovira i Virgili, TrustSoC project funded by the French Agence de l’Innovation de Défense (AID), ANR-22-PECY-0004,ARSENE,ARchitectures SEcurisées pour le Numérique Embarqué(2022)
المصدر: ISSN: 1549-8328 ; EISSN: 1558-0806.
مصطلحات موضوعية: Secure system-on-chip, Hardware IP core protection, Hardware security, Secure architecture, [INFO.INFO-CR]Computer Science [cs]/Cryptography and Security [cs.CR]
الوصف: International audience
العلاقة: hal-04630451; https://hal.science/hal-04630451Test; https://hal.science/hal-04630451/documentTest; https://hal.science/hal-04630451/file/Milan_Efficient_24.pdfTest
الإتاحة: https://doi.org/10.1109/TCSI.2024.3413364Test
https://hal.science/hal-04630451Test
https://hal.science/hal-04630451/documentTest
https://hal.science/hal-04630451/file/Milan_Efficient_24.pdfTest -
3تقرير
المؤلفون: Ducasse, Quentin, Cotret, Pascal, Lagadec, Loïc, Stewart, Robert
مصطلحات موضوعية: Computer Science - Machine Learning, Computer Science - Artificial Intelligence, Computer Science - Hardware Architecture
الوصف: The ever-growing cost of both training and inference for state-of-the-art neural networks has brought literature to look upon ways to cut off resources used with a minimal impact on accuracy. Using lower precision comes at the cost of negligible loss in accuracy. While training neural networks may require a powerful setup, deploying a network must be possible on low-power and low-resource hardware architectures. Reconfigurable architectures have proven to be more powerful and flexible than GPUs when looking at a specific application. This article aims to assess the impact of mixed-precision when applied to neural networks deployed on FPGAs. While several frameworks exist that create tools to deploy neural networks using reduced-precision, few of them assess the importance of quantization and the framework quality. FINN and Brevitas, two frameworks from Xilinx labs, are used to assess the impact of quantization on neural networks using 2 to 8 bit precisions and weights with several parallelization configurations. Equivalent accuracy can be obtained using lower-precision representation and enough training. However, the compressed network can be better parallelized allowing the deployed network throughput to be 62 times faster. The benchmark set up in this work is available in a public repository (https://github.com/QDucasse/nnTest benchmark).
Comment: Presented at DATE Friday Workshop on System-level Design Methods for Deep Learning on Heterogeneous Architectures (SLOHA 2021) (arXiv:2102.00818)الوصول الحر: http://arxiv.org/abs/2102.01341Test
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4مؤتمر
المساهمون: Laboratoire Hubert Curien (LHC), Institut d'Optique Graduate School (IOGS)-Université Jean Monnet - Saint-Étienne (UJM)-Centre National de la Recherche Scientifique (CNRS), École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne), Equipe Hardware ARchitectures and CAD tools (Lab-STICC_ARCAD), Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT), Agence de l’Innovation et de la Défense (AID), LISTIC - Laboratoire d’Informatique, Systèmes, Traitement de l’Information et de la Connaissance
المصدر: Conférence francophone d’informatique en Parallélisme, Architecture et Système (COMPAS) ; https://hal.science/hal-04213598Test ; Conférence francophone d’informatique en Parallélisme, Architecture et Système (COMPAS), LISTIC - Laboratoire d’Informatique, Systèmes, Traitement de l’Information et de la Connaissance, Jul 2023, Annecy, France
مصطلحات موضوعية: System-on-a-Chip, Fpga, TrustZone, AXI-4, [INFO.INFO-AR]Computer Science [cs]/Hardware Architecture [cs.AR], [INFO.INFO-CR]Computer Science [cs]/Cryptography and Security [cs.CR], [SPI.NANO]Engineering Sciences [physics]/Micro and nanotechnologies/Microelectronics
الوصف: International audience ; Au cours des dernières années, les SoC (System-on-a-Chip) hétérogènes embarquant des processeurs à plusieurs coeurs et de la logique programmable ont progressé en terme de complexité et hétérogénéité. D'un point de vue sécurité, cela entraîne une augmentation de la surface d'attaque exploitable par un attaquant pour prendre le contrôle du système et/ou avoir accès à des données sensibles. Pour adresser ce problème, dans cet article, nous proposons les bases d'une architecture de SoC hétérogène de confiance sécurisée par conception appelée TrustSoC. Nous montrons que la sécurité ne doit pas être ajoutée après design, mais plutôt pensée depuis la phase de conception. Nous démontrons aussi que cette sécurité doit considérer tous les composants du SoC : matériels et logiciels. Nous basons notre proposition sur l'extension de la technologie ARM Trust-Zone, des contrôleurs de communication, des règles de fonctionnement et une isolation entre les composants logiciels et matériels et les partitions mémoires.
العلاقة: hal-04213598; https://hal.science/hal-04213598Test; https://hal.science/hal-04213598/documentTest; https://hal.science/hal-04213598/file/COMPAS23_Proposition_d_architecture_de_SoC_heterogene_securisee_par_conception.pdfTest
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5مؤتمر
المساهمون: Laboratoire Hubert Curien (LHC), Institut d'Optique Graduate School (IOGS)-Université Jean Monnet - Saint-Étienne (UJM)-Centre National de la Recherche Scientifique (CNRS), École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne), Equipe Hardware ARchitectures and CAD tools (Lab-STICC_ARCAD), Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT), Equipe Processes for Safe and Secure Software and Systems (Lab-STICC_P4S)
المصدر: Rapid System Prototyping ; https://hal.science/hal-04373771Test ; Rapid System Prototyping, Sep 2023, Hambourg, Germany
مصطلحات موضوعية: MBSE - Model-based systems engineering, System on Chip - SOC, Security Architecture, Security CAD Tool Model-Based Engineering Hardware Systems-on-Chip, Security, CAD Tool, Model-Based Engineering, Hardware, Systems-on-Chip, [INFO.INFO-AR]Computer Science [cs]/Hardware Architecture [cs.AR], [INFO.INFO-CR]Computer Science [cs]/Cryptography and Security [cs.CR]
الوصف: International audience ; Security by Design (SbD) has gained increasing interest over the past decade. While iterative processes and legacy preservation aim to reduce costs and mitigate risks through continuity, SbD encourages a break in the way we do things with a simple idea: dealing with new threats, leading to new risks, requires a complete rethink of our design processes. In embedded systems, security has been more or less left aside for a long time, with performance being the main objective. When security concerns emerged, the response was to adapt existing solutions with security patches. This is neither sustainable (to change from simple embedded systems to complex systems-onchip) nor simply effective. It is necessary to change the mindset, which will lead to new practices. But the central question is: "How can we put security at the heart of the design process?" The aim of this paper is to contribute to this reflection by providing a rapid prototyping environment (modeling and simulation-based systems engineering) for the hardware mechanisms responsible for the deployment of rights management services.
العلاقة: hal-04373771; https://hal.science/hal-04373771Test; https://hal.science/hal-04373771/documentTest; https://hal.science/hal-04373771/file/RSP_2023.pdfTest
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6مؤتمر
المؤلفون: Milan, Raphaële, Bossuet, Lilian, Lagadec, Loïc, Lara-Nino, Carlos Andres, Colombier, Brice
المساهمون: Laboratoire Hubert Curien (LHC), Institut d'Optique Graduate School (IOGS)-Université Jean Monnet - Saint-Étienne (UJM)-Centre National de la Recherche Scientifique (CNRS), École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne), Equipe Hardware ARchitectures and CAD tools (Lab-STICC_ARCAD), Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT), Agence de l’Innovation et de la Défence (AID), ANR-19-CE39-0008,ARCHI-SEC,ARCHI-SEC: Sécurité au niveau des micro-architectures(2019)
المصدر: 2023 Asian Hardware Oriented Security and Trust Symposium (AsianHOST)
https://hal.science/hal-04419064Test
2023 Asian Hardware Oriented Security and Trust Symposium (AsianHOST), Dec 2023, Tianjin, China. pp.1-6, ⟨10.1109/AsianHOST59942.2023.10409311⟩
https://www.asianhost.org/2023Test/مصطلحات موضوعية: Secure system-on-chip, Hardware IP core protection, Hardware security, Secure architecture, [INFO.INFO-CR]Computer Science [cs]/Cryptography and Security [cs.CR], [INFO.INFO-AR]Computer Science [cs]/Hardware Architecture [cs.AR]
الوصف: International audience ; In recent years, heterogeneous SoCs, embedding multiple processor cores and programmable logic, have progressed in terms of complexity and performance. They embed more and more components of different natures. From a security point of view, this leads to an increase of the attack surface exploitable by an attacker. The goals of these attacks are to take control of the system and/or have access to sensitive data. To address this issue, in this article, we propose a novel heterogeneous SoC architecture called TrustSoC, which is secure-by-design. Our proposition presents an innovative way of partitioning the system into worlds to provide the designer with different levels of exclusion for the provision of security. Tiny and distributed hardware security wrappers apply policies and actively monitor the SoC communication bus to enforce these levels of security and prevent any unwanted behavior. TrustSoC is a novel proposition that considers both software and hardware approaches to secure the device. We demonstrate our approach by prototyping the security wrappers as well as their operating rules and show that TrustSoC requires minimal changes while significantly improving the state of the art on secure-by-design architectures.
العلاقة: hal-04419064; https://hal.science/hal-04419064Test; https://hal.science/hal-04419064/documentTest; https://hal.science/hal-04419064/file/%5BHAL%5D_TrustSoC_Light_and_Efficient_Heterogeneous_SoC_Architecture_Secure_by_design.pdfTest
الإتاحة: https://doi.org/10.1109/AsianHOST59942.2023.10409311Test
https://hal.science/hal-04419064Test
https://hal.science/hal-04419064/documentTest
https://hal.science/hal-04419064/file/%5BHAL%5D_TrustSoC_Light_and_Efficient_Heterogeneous_SoC_Architecture_Secure_by_design.pdfTest -
7مؤتمر
المؤلفون: Ducasse, Quentin, Cotret, Pascal, Lagadec, Loïc
المساهمون: École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne), Equipe Hardware ARchitectures and CAD tools (Lab-STICC_ARCAD), Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT)
المصدر: 15th ACM SIGPLAN International Workshop on Virtual Machines and Intermediate Languages (VMIL ’23)
VMIL
https://hal.science/hal-04469651Test
VMIL, Oct 2023, Cascais, Portugal. ⟨10.1145/3623507.3623553⟩مصطلحات موضوعية: JIT Compilation, RISC-V, Hardware Development, [INFO.INFO-SE]Computer Science [cs]/Software Engineering [cs.SE]
الوصف: National audience ; Just-in-time compilers are the main virtual machine components responsible for performance. They recompile frequently used source code to machine code directly, avoiding the slower interpretation path. Hardware acceleration and performant security primitives would benefit the generated JIT code directly and increase the adoption of hardware-enforced primitives in a high-level execution component.The RISC-V instruction set architecture presents extension capabilities to design and integrate custom instructions. It is available as open-source and several capable open-source cores coexist, usable for prototyping. Testing JIT-compiler-specific instruction extensions would require extending the JIT compiler itself, other VM components, the underlying operating system, and the hardware implementation. As the cost of hardware prototyping is already high, a lightweight representation of the JIT compiler code region in memory would ease prototyping and implementation of new solutions.In this work, we present Gigue, a binary generator that outputs bare-metal executable code, representing a JIT code region snapshot composed of randomly filled methods. Its main goal is to speed up hardware extension prototyping by defining JIT-centered workloads over the newly defined instructions. It is modular and heavily configurable to qualify different JIT code regions' implementations from VMs and different running applications. We show how the generated binaries can be extended with three custom extensions, whose execution is guaranteed by Gigue's testing framework. We also present different application case generation and execution on top of a fully-featured RISC-V core.
العلاقة: hal-04469651; https://hal.science/hal-04469651Test; https://hal.science/hal-04469651/documentTest; https://hal.science/hal-04469651/file/Gigue%20a%20JIT%20Code%20Binary%20Generator%20for%20Hardware%20Testing.pdfTest
الإتاحة: https://doi.org/10.1145/3623507.3623553Test
https://hal.science/hal-04469651Test
https://hal.science/hal-04469651/documentTest
https://hal.science/hal-04469651/file/Gigue%20a%20JIT%20Code%20Binary%20Generator%20for%20Hardware%20Testing.pdfTest -
8مؤتمر
المؤلفون: Ducasse, Quentin, Cotret, Pascal, Lagadec, Loïc
المساهمون: Equipe Hardware ARchitectures and CAD tools (Lab-STICC_ARCAD), Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT), École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)
المصدر: 30th Reconfigurable Architectures Workshop
https://hal.science/hal-04031296Test
30th Reconfigurable Architectures Workshop, May 2023, St Petersburg (Florida), United States
https://raw.necst.itTest/جغرافية الموضوع: St Petersburg (Florida), United States
الوصف: International audience ; Language Virtual Machines (VM) need to be extremely efficient and hence use complex engines such as a JIT compiler to speed up the usual bytecode interpretation loop. Their usage of low-level and security-critical tasks make them targets of choice. Enforcing low-cost fine-grained memory isolation has been an important research focus as a countermeasure to the most advanced JIT attacks. Memory isolation splits the components of an application with controlled communication and verified access to other resources. We present how custom instructions linked to hardware-enforced domain-checking could protect JIT code and data. We present incremental solutions and their corresponding custom instructions. The generated machine code and extended RISC-V Rocket come at a low-cost both in performance and intrusiveness.
العلاقة: hal-04031296; https://hal.science/hal-04031296Test; https://hal.science/hal-04031296/documentTest; https://hal.science/hal-04031296/file/main.pdfTest
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9مؤتمر
المؤلفون: Lagadec, Loïc, Aranega, Vincent
المساهمون: École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne), Université de Brest (UBO), Equipe Hardware ARchitectures and CAD tools (Lab-STICC_ARCAD), Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT), Centre de Recherche en Informatique, Signal et Automatique de Lille - UMR 9189 (CRIStAL), Centrale Lille-Université de Lille-Centre National de la Recherche Scientifique (CNRS)
المصدر: https://hal.science/hal-03954120Test ; 3325, 2022.
مصطلحات موضوعية: Programming, Smalltalk, ESUG, [INFO.INFO-PL]Computer Science [cs]/Programming Languages [cs.PL]
الوصف: International audience ; The International Smalltalk Technologies Workshop (IWST) is a forum around advances or experience in Smalltalk, bringing together Smalltalk practitioners since 2009. The IWST aims to stimulate discussion and exchange of ideas on all aspects of Smalltalk, both theoretical and practical. IWST is a co-located event with the annual European Smalltalk User Group (ESUG) conference. The 2022 edition of IWST was held in Novi Sad, Serbia, July 24-26, with Lam Research Corporation as a sponsor.
العلاقة: hal-03954120; https://hal.science/hal-03954120Test
الإتاحة: https://hal.science/hal-03954120Test
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10مؤتمر
المساهمون: Equipe Hardware ARchitectures and CAD tools (Lab-STICC_ARCAD), Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom Paris (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT), École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne), Analyses and Languages Constructs for Object-Oriented Application Evolution (RMOD), Inria Lille - Nord Europe, Institut National de Recherche en Informatique et en Automatique (Inria)-Institut National de Recherche en Informatique et en Automatique (Inria)-Centre de Recherche en Informatique, Signal et Automatique de Lille - UMR 9189 (CRIStAL), Centrale Lille-Université de Lille-Centre National de la Recherche Scientifique (CNRS)-Centrale Lille-Université de Lille-Centre National de la Recherche Scientifique (CNRS)
المصدر: Proceedings of the 19th International Conference on Managed Programming Languages and Runtimes (MPLR '22) ; https://hal.science/hal-03725841Test ; Proceedings of the 19th International Conference on Managed Programming Languages and Runtimes (MPLR '22), Sep 2022, Brussels, Belgium ; https://soft.vub.ac.be/mplr22Test/
مصطلحات موضوعية: JIT, RISC-V, [INFO.INFO-PL]Computer Science [cs]/Programming Languages [cs.PL], [INFO.INFO-SE]Computer Science [cs]/Software Engineering [cs.SE], [INFO.INFO-AR]Computer Science [cs]/Hardware Architecture [cs.AR]
الوصف: International audience ; The RISC-V Instruction Set Architecture (ISA) is an open-source, modular and extensible ISA. The ability to add new instructions into a dedicated core opens up perspectives to accelerate VM components or provide dedicated hardware IPs to applications running on top. However, the RISC-V ISA design is clashing on several aspects with other ISAs and therefore software historically built around them. Among them, the lack of condition codes and instruction expansion through simple instruction combination. In this paper we present the challenges of porting Cogit, the Pharo's JIT compiler tightly linked to the x86 ISA, on RISC-V. We present concrete examples of them and the rationale behind their inclusion in the RISC-V ISA. We show how those mismatches are solved through design choices of the compilation process or through tools helping development: a VM simulation framework to keep the development in a high-level environment for the most part, an ISA-agnostic test harness covering main VM functionalities and a machine code debugger to explore and execute generated machine code. We also present a way to prototype custom instructions and execute them in the Pharo environment.
العلاقة: hal-03725841; https://hal.science/hal-03725841Test; https://hal.science/hal-03725841/documentTest; https://hal.science/hal-03725841/file/default.pdfTest
