رسالة جامعية
Processamento de vídeo estereoscópico em tempo real para extração de mapa de disparidades
| العنوان: | Processamento de vídeo estereoscópico em tempo real para extração de mapa de disparidades |
|---|---|
| العنوان البديل: | Real-time disparity map extraction in a dual head stereo vision system |
| المؤلفون: | Gabriel Calin |
| مرشدي الرسالة: | Valentin Obac Roda, Glauco Augusto de Paula Caurin, Eduardo Marques |
| المصدر: | Biblioteca Digital de Teses e Dissertações da USPUniversidade de São PauloUSP. |
| حالة النشر: | publishedVersion |
| بيانات النشر: | Universidade de São Paulo; Engenharia Elétrica; USP; BR, 2007. |
| سنة النشر: | 2007 |
| المجموعة: | IBICT Brazilian ETDs |
| مصطلحات موضوعية: | Lógica programável, Processamento em tempo-real, Processamento pipeline, Visão estereoscópica, Pipeline processing, Programmable logic, Real-time processing, Stereo vision |
| الوصف: | A análise em tempo real de pares de imagens estereoscópicas para extração de características dimensionais da cena tem apresentado crescente interesse, possibilitando robusta navegação robótica e identificação de objetos em cenários dinâmicos. A presente dissertação propõe um método que emprega a análise pixel a pixel e observação de janelas, em pares de imagens estereoscópicas, para extração de denso mapa de disparidades. A arquitetura de processamento proposta é única em sua constituição, misturando elementos de processamento concorrente e seqüencial. O algoritmo estrutura-se em processamento pipeline, permitindo sua implementação em dispositivos de lógica programável e obtenção de resultados em tempo real. Real-time analysis of stereo images for extraction of dimensional features has been focus of great interest, providing means for autonomous robot navigation and identification of objects in dynamic environments. This work describes a method based in pixel-to-pixel and windows based matching analysis, in stereo images, for constructing dense disparity maps. The proposed processing structure is unique, mixing concurrent and sequential elements. Pipelines structure is employed, targeting implementation in FPGA devices and enabling real-time results. |
| Original Identifier: | oai:teses.usp.br:tde-19062007-160106 |
| نوع الوثيقة: | masterThesis |
| اللغة: | Portuguese |
| الإتاحة: | http://www.teses.usp.br/teses/disponiveis/18/18152/tde-19062007-160106Test/ |
| حقوق: | info:eu-repo/semantics/openAccess |
| رقم الانضمام: | edsndl.IBICT.oai.teses.usp.br.tde.19062007.160106 |
| قاعدة البيانات: | Networked Digital Library of Theses & Dissertations |
| الوصف غير متاح. |